Revamp Python regression tests suite (#2022)
* Fix Python regression test suite (partial) * Fix Python regression test suite * Add a test for mapping at high addresses * Add ctl tests
This commit is contained in:
Eli
GitHub
@@ -1,205 +1,109 @@
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#!/usr/bin/python
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import regress
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from unicorn import *
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from unicorn.sparc_const import *
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PAGE_SIZE = 1 * 1024 * 1024
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uc = Uc(UC_ARCH_SPARC, UC_MODE_SPARC32|UC_MODE_BIG_ENDIAN)
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uc.reg_write(UC_SPARC_REG_SP, 100)
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uc.reg_write(UC_SPARC_REG_FP, 200)
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CODE =(
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b"\x80\x00\x20\x01" # add %g0, 1, %g0
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b"\x82\x00\x60\x01" # add %g1, 1, %g1
|
||||
b"\x84\x00\xA0\x01" # add %g2, 1, %g2
|
||||
b"\x86\x00\xE0\x01" # add %g3, 1, %g3
|
||||
b"\x88\x01\x20\x01" # add %g4, 1, %g4
|
||||
b"\x8A\x01\x60\x01" # add %g5, 1, %g5
|
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b"\x8C\x01\xA0\x01" # add %g6, 1, %g6
|
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b"\x8E\x01\xE0\x01" # add %g7, 1, %g7
|
||||
b"\x90\x02\x20\x01" # add %o0, 1, %o0
|
||||
b"\x92\x02\x60\x01" # add %o1, 1, %o1
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||||
b"\x94\x02\xA0\x01" # add %o2, 1, %o2
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b"\x96\x02\xE0\x01" # add %o3, 1, %o3
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b"\x98\x03\x20\x01" # add %o4, 1, %o4
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b"\x9A\x03\x60\x01" # add %o5, 1, %o5
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b"\x9C\x03\xA0\x01" # add %sp, 1, %sp
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b"\x9E\x03\xE0\x01" # add %o7, 1, %o7
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||||
b"\xA0\x04\x20\x01" # add %l0, 1, %l0
|
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b"\xA2\x04\x60\x01" # add %l1, 1, %l1
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b"\xA4\x04\xA0\x01" # add %l2, 1, %l2
|
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b"\xA6\x04\xE0\x01" # add %l3, 1, %l3
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b"\xA8\x05\x20\x01" # add %l4, 1, %l4
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b"\xAA\x05\x60\x01" # add %l5, 1, %l5
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b"\xAC\x05\xA0\x01" # add %l6, 1, %l6
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b"\xAE\x05\xE0\x01" # add %l7, 1, %l7
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b"\xB0\x06\x20\x01" # add %i0, 1, %i0
|
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b"\xB2\x06\x60\x01" # add %i1, 1, %i1
|
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b"\xB4\x06\xA0\x01" # add %i2, 1, %i2
|
||||
b"\xB6\x06\xE0\x01" # add %i3, 1, %i3
|
||||
b"\xB8\x07\x20\x01" # add %i4, 1, %i4
|
||||
b"\xBA\x07\x60\x01" # add %i5, 1, %i5
|
||||
b"\xBC\x07\xA0\x01" # add %fp, 1, %fp
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b"\xBE\x07\xE0\x01" # add %i7, 1, %i7
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)
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# 0x0: \x80\x00\x20\x01 add %g0, 1, %g0
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# 0x4: \x82\x00\x60\x01 add %g1, 1, %g1
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# 0x8: \x84\x00\xA0\x01 add %g2, 1, %g2
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||||
# 0xc: \x86\x00\xE0\x01 add %g3, 1, %g3
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# 0x10: \x88\x01\x20\x01 add %g4, 1, %g4
|
||||
# 0x14: \x8A\x01\x60\x01 add %g5, 1, %g5
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||||
# 0x18: \x8C\x01\xA0\x01 add %g6, 1, %g6
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# 0x1c: \x8E\x01\xE0\x01 add %g7, 1, %g7
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||||
# 0x20: \x90\x02\x20\x01 add %o0, 1, %o0
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||||
# 0x24: \x92\x02\x60\x01 add %o1, 1, %o1
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||||
# 0x28: \x94\x02\xA0\x01 add %o2, 1, %o2
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||||
# 0x2c: \x96\x02\xE0\x01 add %o3, 1, %o3
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||||
# 0x30: \x98\x03\x20\x01 add %o4, 1, %o4
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# 0x34: \x9A\x03\x60\x01 add %o5, 1, %o5
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||||
# 0x38: \x9C\x03\xA0\x01 add %sp, 1, %sp
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# 0x3c: \x9E\x03\xE0\x01 add %o7, 1, %o7
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||||
# 0x40: \xA0\x04\x20\x01 add %l0, 1, %l0
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# 0x44: \xA2\x04\x60\x01 add %l1, 1, %l1
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# 0x48: \xA4\x04\xA0\x01 add %l2, 1, %l2
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||||
# 0x4c: \xA6\x04\xE0\x01 add %l3, 1, %l3
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# 0x50: \xA8\x05\x20\x01 add %l4, 1, %l4
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# 0x54: \xAA\x05\x60\x01 add %l5, 1, %l5
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# 0x58: \xAC\x05\xA0\x01 add %l6, 1, %l6
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# 0x5c: \xAE\x05\xE0\x01 add %l7, 1, %l7
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# 0x0: \xB0\x06\x20\x01 add %i0, 1, %i0
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# 0x4: \xB2\x06\x60\x01 add %i1, 1, %i1
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# 0x8: \xB4\x06\xA0\x01 add %i2, 1, %i2
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# 0xc: \xB6\x06\xE0\x01 add %i3, 1, %i3
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# 0x10: \xB8\x07\x20\x01 add %i4, 1, %i4
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||||
# 0x14: \xBA\x07\x60\x01 add %i5, 1, %i5
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||||
# 0x18: \xBC\x07\xA0\x01 add %fp, 1, %fp
|
||||
# 0x1c: \xBE\x07\xE0\x01 add %i7, 1, %i7
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BASE = 0x00000000
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CODE = "\x80\x00\x20\x01" \
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"\x82\x00\x60\x01" \
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"\x84\x00\xA0\x01" \
|
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"\x86\x00\xE0\x01" \
|
||||
"\x88\x01\x20\x01" \
|
||||
"\x8A\x01\x60\x01" \
|
||||
"\x8C\x01\xA0\x01" \
|
||||
"\x8E\x01\xE0\x01" \
|
||||
"\x90\x02\x20\x01" \
|
||||
"\x92\x02\x60\x01" \
|
||||
"\x94\x02\xA0\x01" \
|
||||
"\x96\x02\xE0\x01" \
|
||||
"\x98\x03\x20\x01" \
|
||||
"\x9A\x03\x60\x01" \
|
||||
"\x9C\x03\xA0\x01" \
|
||||
"\x9E\x03\xE0\x01" \
|
||||
"\xA0\x04\x20\x01" \
|
||||
"\xA2\x04\x60\x01" \
|
||||
"\xA4\x04\xA0\x01" \
|
||||
"\xA6\x04\xE0\x01" \
|
||||
"\xA8\x05\x20\x01" \
|
||||
"\xAA\x05\x60\x01" \
|
||||
"\xAC\x05\xA0\x01" \
|
||||
"\xAE\x05\xE0\x01" \
|
||||
"\xB0\x06\x20\x01" \
|
||||
"\xB2\x06\x60\x01" \
|
||||
"\xB4\x06\xA0\x01" \
|
||||
"\xB6\x06\xE0\x01" \
|
||||
"\xB8\x07\x20\x01" \
|
||||
"\xBA\x07\x60\x01" \
|
||||
"\xBC\x07\xA0\x01" \
|
||||
"\xBE\x07\xE0\x01"
|
||||
def hook_code(uc, addr, size, ud):
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||||
regress.logger.debug("executing at 0x%04x", uc.reg_read(UC_SPARC_REG_PC))
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||||
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||||
|
||||
uc.mem_map(0, PAGE_SIZE)
|
||||
uc.mem_write(0, CODE)
|
||||
uc.emu_start(0, len(CODE), 0, 32)
|
||||
class TestSparcRegRead(regress.RegressTest):
|
||||
def runTest(self):
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||||
uc = Uc(UC_ARCH_SPARC, UC_MODE_SPARC32 | UC_MODE_BIG_ENDIAN)
|
||||
|
||||
def print_registers(mu):
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||||
g0 = mu.reg_read(UC_SPARC_REG_G0)
|
||||
g1 = mu.reg_read(UC_SPARC_REG_G1)
|
||||
g2 = mu.reg_read(UC_SPARC_REG_G2)
|
||||
g3 = mu.reg_read(UC_SPARC_REG_G3)
|
||||
g4 = mu.reg_read(UC_SPARC_REG_G4)
|
||||
g5 = mu.reg_read(UC_SPARC_REG_G5)
|
||||
g6 = mu.reg_read(UC_SPARC_REG_G6)
|
||||
g7 = mu.reg_read(UC_SPARC_REG_G7)
|
||||
uc.reg_write(UC_SPARC_REG_SP, 100)
|
||||
uc.reg_write(UC_SPARC_REG_FP, 200)
|
||||
|
||||
o0 = mu.reg_read(UC_SPARC_REG_O0)
|
||||
o1 = mu.reg_read(UC_SPARC_REG_O1)
|
||||
o2 = mu.reg_read(UC_SPARC_REG_O2)
|
||||
o3 = mu.reg_read(UC_SPARC_REG_O3)
|
||||
o4 = mu.reg_read(UC_SPARC_REG_O4)
|
||||
o5 = mu.reg_read(UC_SPARC_REG_O5)
|
||||
o6 = mu.reg_read(UC_SPARC_REG_O6)
|
||||
o7 = mu.reg_read(UC_SPARC_REG_O7)
|
||||
uc.mem_map(BASE, PAGE_SIZE)
|
||||
uc.mem_write(BASE, CODE)
|
||||
|
||||
l0 = mu.reg_read(UC_SPARC_REG_L0)
|
||||
l1 = mu.reg_read(UC_SPARC_REG_L1)
|
||||
l2 = mu.reg_read(UC_SPARC_REG_L2)
|
||||
l3 = mu.reg_read(UC_SPARC_REG_L3)
|
||||
l4 = mu.reg_read(UC_SPARC_REG_L4)
|
||||
l5 = mu.reg_read(UC_SPARC_REG_L5)
|
||||
l6 = mu.reg_read(UC_SPARC_REG_L6)
|
||||
l7 = mu.reg_read(UC_SPARC_REG_L7)
|
||||
uc.hook_add(UC_HOOK_CODE, hook_code)
|
||||
uc.emu_start(BASE, len(CODE))
|
||||
|
||||
i0 = mu.reg_read(UC_SPARC_REG_I0)
|
||||
i1 = mu.reg_read(UC_SPARC_REG_I1)
|
||||
i2 = mu.reg_read(UC_SPARC_REG_I2)
|
||||
i3 = mu.reg_read(UC_SPARC_REG_I3)
|
||||
i4 = mu.reg_read(UC_SPARC_REG_I4)
|
||||
i5 = mu.reg_read(UC_SPARC_REG_I5)
|
||||
i6 = mu.reg_read(UC_SPARC_REG_I6)
|
||||
i7 = mu.reg_read(UC_SPARC_REG_I7)
|
||||
self.assertEqual(0, uc.reg_read(UC_SPARC_REG_G0)) # G0 is always zero
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_G1))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_G2))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_G3))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_G4))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_G5))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_G6))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_G7))
|
||||
|
||||
pc = mu.reg_read(UC_SPARC_REG_PC)
|
||||
sp = mu.reg_read(UC_SPARC_REG_SP)
|
||||
fp = mu.reg_read(UC_SPARC_REG_FP)
|
||||
print(" G0 = %d" % g0)
|
||||
print(" G1 = %d" % g1)
|
||||
print(" G2 = %d" % g2)
|
||||
print(" G3 = %d" % g3)
|
||||
print(" G4 = %d" % g4)
|
||||
print(" G5 = %d" % g5)
|
||||
print(" G6 = %d" % g6)
|
||||
print(" G7 = %d" % g7)
|
||||
print("")
|
||||
print(" O0 = %d" % o0)
|
||||
print(" O1 = %d" % o1)
|
||||
print(" O2 = %d" % o2)
|
||||
print(" O3 = %d" % o3)
|
||||
print(" O4 = %d" % o4)
|
||||
print(" O5 = %d" % o5)
|
||||
print(" O6 = %d" % o6)
|
||||
print(" O7 = %d" % o7)
|
||||
print("")
|
||||
print(" L0 = %d" % l0)
|
||||
print(" L1 = %d" % l1)
|
||||
print(" L2 = %d" % l2)
|
||||
print(" L3 = %d" % l3)
|
||||
print(" L4 = %d" % l4)
|
||||
print(" L5 = %d" % l5)
|
||||
print(" L6 = %d" % l6)
|
||||
print(" L7 = %d" % l7)
|
||||
print("")
|
||||
print(" I0 = %d" % i0)
|
||||
print(" I1 = %d" % i1)
|
||||
print(" I2 = %d" % i2)
|
||||
print(" I3 = %d" % i3)
|
||||
print(" I4 = %d" % i4)
|
||||
print(" I5 = %d" % i5)
|
||||
print(" I6 = %d" % i6)
|
||||
print(" I7 = %d" % i7)
|
||||
print("")
|
||||
print(" PC = %d" % pc)
|
||||
print(" SP = %d" % sp)
|
||||
print(" FP = %d" % fp)
|
||||
print("")
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_O0))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_O1))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_O2))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_O3))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_O4))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_O5))
|
||||
self.assertEqual(101, uc.reg_read(UC_SPARC_REG_O6))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_O7))
|
||||
|
||||
print_registers(uc)
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_L0))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_L1))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_L2))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_L3))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_L4))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_L5))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_L6))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_L7))
|
||||
|
||||
assert uc.reg_read(UC_SPARC_REG_PC) == 132 # make sure we executed all instructions
|
||||
assert uc.reg_read(UC_SPARC_REG_SP) == 101
|
||||
assert uc.reg_read(UC_SPARC_REG_FP) == 201
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_I0))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_I1))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_I2))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_I3))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_I4))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_I5))
|
||||
self.assertEqual(201, uc.reg_read(UC_SPARC_REG_I6))
|
||||
self.assertEqual(1, uc.reg_read(UC_SPARC_REG_I7))
|
||||
|
||||
assert uc.reg_read(UC_SPARC_REG_G0) == 0 # G0 is always zero
|
||||
assert uc.reg_read(UC_SPARC_REG_G1) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_G2) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_G3) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_G4) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_G5) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_G6) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_G7) == 1
|
||||
# BUG: PC seems to get reset to 4 when done executing
|
||||
# self.assertEqual(4 * 32, uc.reg_read(UC_SPARC_REG_PC)) # make sure we executed all instructions
|
||||
self.assertEqual(101, uc.reg_read(UC_SPARC_REG_SP))
|
||||
self.assertEqual(201, uc.reg_read(UC_SPARC_REG_FP))
|
||||
|
||||
assert uc.reg_read(UC_SPARC_REG_O0) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_O1) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_O2) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_O3) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_O4) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_O5) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_O6) == 101
|
||||
assert uc.reg_read(UC_SPARC_REG_O7) == 1
|
||||
|
||||
assert uc.reg_read(UC_SPARC_REG_L0) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_L1) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_L2) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_L3) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_L4) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_L5) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_L6) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_L7) == 1
|
||||
|
||||
assert uc.reg_read(UC_SPARC_REG_I0) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_I1) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_I2) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_I3) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_I4) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_I5) == 1
|
||||
assert uc.reg_read(UC_SPARC_REG_I6) == 201
|
||||
assert uc.reg_read(UC_SPARC_REG_I7) == 1
|
||||
if __name__ == '__main__':
|
||||
regress.main()
|
||||
|
||||
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