Implement uc_reg_{read,write}{,_batch}2 APIs.
These APIs take size parameters, which can be used to properly bounds-check the inputs and outputs for various registers. Additionally, all backends now throw UC_ERR_ARG if the input register numbers are invalid. Completes #1831.
This commit is contained in:
Robert Xiao
@@ -44,6 +44,7 @@ static int csrno_map[] = {
|
||||
CSR_HIP, CSR_HTINST, CSR_HGATP, CSR_HTIMEDELTA,
|
||||
CSR_HTIMEDELTAH,
|
||||
};
|
||||
#define csrno_count (sizeof(csrno_map) / sizeof(int))
|
||||
|
||||
RISCVCPU *cpu_riscv_init(struct uc_struct *uc);
|
||||
|
||||
@@ -78,485 +79,134 @@ static void riscv_release(void *ctx)
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||||
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||||
void riscv_reg_reset(struct uc_struct *uc) {}
|
||||
|
||||
static void reg_read(CPURISCVState *env, unsigned int regid, void *value)
|
||||
static uc_err reg_read(CPURISCVState *env, unsigned int regid, void *value,
|
||||
size_t *size)
|
||||
{
|
||||
switch (regid) {
|
||||
case UC_RISCV_REG_X0:
|
||||
case UC_RISCV_REG_X1:
|
||||
case UC_RISCV_REG_X2:
|
||||
case UC_RISCV_REG_X3:
|
||||
case UC_RISCV_REG_X4:
|
||||
case UC_RISCV_REG_X5:
|
||||
case UC_RISCV_REG_X6:
|
||||
case UC_RISCV_REG_X7:
|
||||
case UC_RISCV_REG_X8:
|
||||
case UC_RISCV_REG_X9:
|
||||
case UC_RISCV_REG_X10:
|
||||
case UC_RISCV_REG_X11:
|
||||
case UC_RISCV_REG_X12:
|
||||
case UC_RISCV_REG_X13:
|
||||
case UC_RISCV_REG_X14:
|
||||
case UC_RISCV_REG_X15:
|
||||
case UC_RISCV_REG_X16:
|
||||
case UC_RISCV_REG_X17:
|
||||
case UC_RISCV_REG_X18:
|
||||
case UC_RISCV_REG_X19:
|
||||
case UC_RISCV_REG_X20:
|
||||
case UC_RISCV_REG_X21:
|
||||
case UC_RISCV_REG_X22:
|
||||
case UC_RISCV_REG_X23:
|
||||
case UC_RISCV_REG_X24:
|
||||
case UC_RISCV_REG_X25:
|
||||
case UC_RISCV_REG_X26:
|
||||
case UC_RISCV_REG_X27:
|
||||
case UC_RISCV_REG_X28:
|
||||
case UC_RISCV_REG_X29:
|
||||
case UC_RISCV_REG_X30:
|
||||
case UC_RISCV_REG_X31:
|
||||
#ifdef TARGET_RISCV64
|
||||
*(int64_t *)value = env->gpr[regid - UC_RISCV_REG_X0];
|
||||
#else
|
||||
*(int32_t *)value = env->gpr[regid - UC_RISCV_REG_X0];
|
||||
#endif
|
||||
break;
|
||||
case UC_RISCV_REG_PC:
|
||||
#ifdef TARGET_RISCV64
|
||||
*(int64_t *)value = env->pc;
|
||||
#else
|
||||
*(int32_t *)value = env->pc;
|
||||
#endif
|
||||
break;
|
||||
uc_err ret = UC_ERR_ARG;
|
||||
|
||||
case UC_RISCV_REG_F0: // "ft0"
|
||||
case UC_RISCV_REG_F1: // "ft1"
|
||||
case UC_RISCV_REG_F2: // "ft2"
|
||||
case UC_RISCV_REG_F3: // "ft3"
|
||||
case UC_RISCV_REG_F4: // "ft4"
|
||||
case UC_RISCV_REG_F5: // "ft5"
|
||||
case UC_RISCV_REG_F6: // "ft6"
|
||||
case UC_RISCV_REG_F7: // "ft7"
|
||||
case UC_RISCV_REG_F8: // "fs0"
|
||||
case UC_RISCV_REG_F9: // "fs1"
|
||||
case UC_RISCV_REG_F10: // "fa0"
|
||||
case UC_RISCV_REG_F11: // "fa1"
|
||||
case UC_RISCV_REG_F12: // "fa2"
|
||||
case UC_RISCV_REG_F13: // "fa3"
|
||||
case UC_RISCV_REG_F14: // "fa4"
|
||||
case UC_RISCV_REG_F15: // "fa5"
|
||||
case UC_RISCV_REG_F16: // "fa6"
|
||||
case UC_RISCV_REG_F17: // "fa7"
|
||||
case UC_RISCV_REG_F18: // "fs2"
|
||||
case UC_RISCV_REG_F19: // "fs3"
|
||||
case UC_RISCV_REG_F20: // "fs4"
|
||||
case UC_RISCV_REG_F21: // "fs5"
|
||||
case UC_RISCV_REG_F22: // "fs6"
|
||||
case UC_RISCV_REG_F23: // "fs7"
|
||||
case UC_RISCV_REG_F24: // "fs8"
|
||||
case UC_RISCV_REG_F25: // "fs9"
|
||||
case UC_RISCV_REG_F26: // "fs10"
|
||||
case UC_RISCV_REG_F27: // "fs11"
|
||||
case UC_RISCV_REG_F28: // "ft8"
|
||||
case UC_RISCV_REG_F29: // "ft9"
|
||||
case UC_RISCV_REG_F30: // "ft10"
|
||||
case UC_RISCV_REG_F31: // "ft11"
|
||||
if (regid >= UC_RISCV_REG_X0 && regid <= UC_RISCV_REG_X31) {
|
||||
#ifdef TARGET_RISCV64
|
||||
*(int64_t *)value = env->fpr[regid - UC_RISCV_REG_F0];
|
||||
CHECK_REG_TYPE(uint64_t);
|
||||
*(uint64_t *)value = env->gpr[regid - UC_RISCV_REG_X0];
|
||||
#else
|
||||
*(int32_t *)value = env->fpr[regid - UC_RISCV_REG_F0];
|
||||
CHECK_REG_TYPE(uint32_t);
|
||||
*(uint32_t *)value = env->gpr[regid - UC_RISCV_REG_X0];
|
||||
#endif
|
||||
break;
|
||||
case UC_RISCV_REG_USTATUS:
|
||||
case UC_RISCV_REG_UIE:
|
||||
case UC_RISCV_REG_UTVEC:
|
||||
case UC_RISCV_REG_USCRATCH:
|
||||
case UC_RISCV_REG_UEPC:
|
||||
case UC_RISCV_REG_UCAUSE:
|
||||
case UC_RISCV_REG_UTVAL:
|
||||
case UC_RISCV_REG_UIP:
|
||||
case UC_RISCV_REG_FFLAGS:
|
||||
case UC_RISCV_REG_FRM:
|
||||
case UC_RISCV_REG_FCSR:
|
||||
case UC_RISCV_REG_CYCLE:
|
||||
case UC_RISCV_REG_TIME:
|
||||
case UC_RISCV_REG_INSTRET:
|
||||
case UC_RISCV_REG_HPMCOUNTER3:
|
||||
case UC_RISCV_REG_HPMCOUNTER4:
|
||||
case UC_RISCV_REG_HPMCOUNTER5:
|
||||
case UC_RISCV_REG_HPMCOUNTER6:
|
||||
case UC_RISCV_REG_HPMCOUNTER7:
|
||||
case UC_RISCV_REG_HPMCOUNTER8:
|
||||
case UC_RISCV_REG_HPMCOUNTER9:
|
||||
case UC_RISCV_REG_HPMCOUNTER10:
|
||||
case UC_RISCV_REG_HPMCOUNTER11:
|
||||
case UC_RISCV_REG_HPMCOUNTER12:
|
||||
case UC_RISCV_REG_HPMCOUNTER13:
|
||||
case UC_RISCV_REG_HPMCOUNTER14:
|
||||
case UC_RISCV_REG_HPMCOUNTER15:
|
||||
case UC_RISCV_REG_HPMCOUNTER16:
|
||||
case UC_RISCV_REG_HPMCOUNTER17:
|
||||
case UC_RISCV_REG_HPMCOUNTER18:
|
||||
case UC_RISCV_REG_HPMCOUNTER19:
|
||||
case UC_RISCV_REG_HPMCOUNTER20:
|
||||
case UC_RISCV_REG_HPMCOUNTER21:
|
||||
case UC_RISCV_REG_HPMCOUNTER22:
|
||||
case UC_RISCV_REG_HPMCOUNTER23:
|
||||
case UC_RISCV_REG_HPMCOUNTER24:
|
||||
case UC_RISCV_REG_HPMCOUNTER25:
|
||||
case UC_RISCV_REG_HPMCOUNTER26:
|
||||
case UC_RISCV_REG_HPMCOUNTER27:
|
||||
case UC_RISCV_REG_HPMCOUNTER28:
|
||||
case UC_RISCV_REG_HPMCOUNTER29:
|
||||
case UC_RISCV_REG_HPMCOUNTER30:
|
||||
case UC_RISCV_REG_HPMCOUNTER31:
|
||||
case UC_RISCV_REG_CYCLEH:
|
||||
case UC_RISCV_REG_TIMEH:
|
||||
case UC_RISCV_REG_INSTRETH:
|
||||
case UC_RISCV_REG_HPMCOUNTER3H:
|
||||
case UC_RISCV_REG_HPMCOUNTER4H:
|
||||
case UC_RISCV_REG_HPMCOUNTER5H:
|
||||
case UC_RISCV_REG_HPMCOUNTER6H:
|
||||
case UC_RISCV_REG_HPMCOUNTER7H:
|
||||
case UC_RISCV_REG_HPMCOUNTER8H:
|
||||
case UC_RISCV_REG_HPMCOUNTER9H:
|
||||
case UC_RISCV_REG_HPMCOUNTER10H:
|
||||
case UC_RISCV_REG_HPMCOUNTER11H:
|
||||
case UC_RISCV_REG_HPMCOUNTER12H:
|
||||
case UC_RISCV_REG_HPMCOUNTER13H:
|
||||
case UC_RISCV_REG_HPMCOUNTER14H:
|
||||
case UC_RISCV_REG_HPMCOUNTER15H:
|
||||
case UC_RISCV_REG_HPMCOUNTER16H:
|
||||
case UC_RISCV_REG_HPMCOUNTER17H:
|
||||
case UC_RISCV_REG_HPMCOUNTER18H:
|
||||
case UC_RISCV_REG_HPMCOUNTER19H:
|
||||
case UC_RISCV_REG_HPMCOUNTER20H:
|
||||
case UC_RISCV_REG_HPMCOUNTER21H:
|
||||
case UC_RISCV_REG_HPMCOUNTER22H:
|
||||
case UC_RISCV_REG_HPMCOUNTER23H:
|
||||
case UC_RISCV_REG_HPMCOUNTER24H:
|
||||
case UC_RISCV_REG_HPMCOUNTER25H:
|
||||
case UC_RISCV_REG_HPMCOUNTER26H:
|
||||
case UC_RISCV_REG_HPMCOUNTER27H:
|
||||
case UC_RISCV_REG_HPMCOUNTER28H:
|
||||
case UC_RISCV_REG_HPMCOUNTER29H:
|
||||
case UC_RISCV_REG_HPMCOUNTER30H:
|
||||
case UC_RISCV_REG_HPMCOUNTER31H:
|
||||
case UC_RISCV_REG_MCYCLE:
|
||||
case UC_RISCV_REG_MINSTRET:
|
||||
case UC_RISCV_REG_MCYCLEH:
|
||||
case UC_RISCV_REG_MINSTRETH:
|
||||
case UC_RISCV_REG_MVENDORID:
|
||||
case UC_RISCV_REG_MARCHID:
|
||||
case UC_RISCV_REG_MIMPID:
|
||||
case UC_RISCV_REG_MHARTID:
|
||||
case UC_RISCV_REG_MSTATUS:
|
||||
case UC_RISCV_REG_MISA:
|
||||
case UC_RISCV_REG_MEDELEG:
|
||||
case UC_RISCV_REG_MIDELEG:
|
||||
case UC_RISCV_REG_MIE:
|
||||
case UC_RISCV_REG_MTVEC:
|
||||
case UC_RISCV_REG_MCOUNTEREN:
|
||||
case UC_RISCV_REG_MSTATUSH:
|
||||
case UC_RISCV_REG_MUCOUNTEREN:
|
||||
case UC_RISCV_REG_MSCOUNTEREN:
|
||||
case UC_RISCV_REG_MHCOUNTEREN:
|
||||
case UC_RISCV_REG_MSCRATCH:
|
||||
case UC_RISCV_REG_MEPC:
|
||||
case UC_RISCV_REG_MCAUSE:
|
||||
case UC_RISCV_REG_MTVAL:
|
||||
case UC_RISCV_REG_MIP:
|
||||
case UC_RISCV_REG_MBADADDR:
|
||||
case UC_RISCV_REG_SSTATUS:
|
||||
case UC_RISCV_REG_SEDELEG:
|
||||
case UC_RISCV_REG_SIDELEG:
|
||||
case UC_RISCV_REG_SIE:
|
||||
case UC_RISCV_REG_STVEC:
|
||||
case UC_RISCV_REG_SCOUNTEREN:
|
||||
case UC_RISCV_REG_SSCRATCH:
|
||||
case UC_RISCV_REG_SEPC:
|
||||
case UC_RISCV_REG_SCAUSE:
|
||||
case UC_RISCV_REG_STVAL:
|
||||
case UC_RISCV_REG_SIP:
|
||||
case UC_RISCV_REG_SBADADDR:
|
||||
case UC_RISCV_REG_SPTBR:
|
||||
case UC_RISCV_REG_SATP:
|
||||
case UC_RISCV_REG_HSTATUS:
|
||||
case UC_RISCV_REG_HEDELEG:
|
||||
case UC_RISCV_REG_HIDELEG:
|
||||
case UC_RISCV_REG_HIE:
|
||||
case UC_RISCV_REG_HCOUNTEREN:
|
||||
case UC_RISCV_REG_HTVAL:
|
||||
case UC_RISCV_REG_HIP:
|
||||
case UC_RISCV_REG_HTINST:
|
||||
case UC_RISCV_REG_HGATP:
|
||||
case UC_RISCV_REG_HTIMEDELTA:
|
||||
case UC_RISCV_REG_HTIMEDELTAH: {
|
||||
} else if (regid >= UC_RISCV_REG_F0 &&
|
||||
regid <= UC_RISCV_REG_F31) { // "ft0".."ft31"
|
||||
CHECK_REG_TYPE(uint64_t);
|
||||
*(uint64_t *)value = env->fpr[regid - UC_RISCV_REG_F0];
|
||||
} else if (regid >= UC_RISCV_REG_USTATUS &&
|
||||
regid < UC_RISCV_REG_USTATUS + csrno_count) {
|
||||
target_ulong val;
|
||||
int csrno = csrno_map[regid - UC_RISCV_REG_USTATUS];
|
||||
riscv_csrrw(env, csrno, &val, -1, 0);
|
||||
#ifdef TARGET_RISCV64
|
||||
CHECK_REG_TYPE(uint64_t);
|
||||
*(uint64_t *)value = (uint64_t)val;
|
||||
#else
|
||||
CHECK_REG_TYPE(uint32_t);
|
||||
*(uint32_t *)value = (uint32_t)val;
|
||||
#endif
|
||||
break;
|
||||
}
|
||||
default:
|
||||
break;
|
||||
} else {
|
||||
switch (regid) {
|
||||
default:
|
||||
break;
|
||||
case UC_RISCV_REG_PC:
|
||||
#ifdef TARGET_RISCV64
|
||||
CHECK_REG_TYPE(uint64_t);
|
||||
*(uint64_t *)value = env->pc;
|
||||
#else
|
||||
CHECK_REG_TYPE(uint32_t);
|
||||
*(uint32_t *)value = env->pc;
|
||||
#endif
|
||||
break;
|
||||
}
|
||||
}
|
||||
|
||||
return;
|
||||
return ret;
|
||||
}
|
||||
|
||||
static void reg_write(CPURISCVState *env, unsigned int regid, const void *value)
|
||||
static uc_err reg_write(CPURISCVState *env, unsigned int regid,
|
||||
const void *value, size_t *size)
|
||||
{
|
||||
switch (regid) {
|
||||
case UC_RISCV_REG_X0:
|
||||
case UC_RISCV_REG_X1:
|
||||
case UC_RISCV_REG_X2:
|
||||
case UC_RISCV_REG_X3:
|
||||
case UC_RISCV_REG_X4:
|
||||
case UC_RISCV_REG_X5:
|
||||
case UC_RISCV_REG_X6:
|
||||
case UC_RISCV_REG_X7:
|
||||
case UC_RISCV_REG_X8:
|
||||
case UC_RISCV_REG_X9:
|
||||
case UC_RISCV_REG_X10:
|
||||
case UC_RISCV_REG_X11:
|
||||
case UC_RISCV_REG_X12:
|
||||
case UC_RISCV_REG_X13:
|
||||
case UC_RISCV_REG_X14:
|
||||
case UC_RISCV_REG_X15:
|
||||
case UC_RISCV_REG_X16:
|
||||
case UC_RISCV_REG_X17:
|
||||
case UC_RISCV_REG_X18:
|
||||
case UC_RISCV_REG_X19:
|
||||
case UC_RISCV_REG_X20:
|
||||
case UC_RISCV_REG_X21:
|
||||
case UC_RISCV_REG_X22:
|
||||
case UC_RISCV_REG_X23:
|
||||
case UC_RISCV_REG_X24:
|
||||
case UC_RISCV_REG_X25:
|
||||
case UC_RISCV_REG_X26:
|
||||
case UC_RISCV_REG_X27:
|
||||
case UC_RISCV_REG_X28:
|
||||
case UC_RISCV_REG_X29:
|
||||
case UC_RISCV_REG_X30:
|
||||
case UC_RISCV_REG_X31:
|
||||
uc_err ret = UC_ERR_ARG;
|
||||
|
||||
if (regid >= UC_RISCV_REG_X0 && regid <= UC_RISCV_REG_X31) {
|
||||
#ifdef TARGET_RISCV64
|
||||
CHECK_REG_TYPE(uint64_t);
|
||||
env->gpr[regid - UC_RISCV_REG_X0] = *(uint64_t *)value;
|
||||
#else
|
||||
CHECK_REG_TYPE(uint32_t);
|
||||
env->gpr[regid - UC_RISCV_REG_X0] = *(uint32_t *)value;
|
||||
#endif
|
||||
break;
|
||||
case UC_RISCV_REG_PC:
|
||||
#ifdef TARGET_RISCV64
|
||||
env->pc = *(uint64_t *)value;
|
||||
#else
|
||||
env->pc = *(uint32_t *)value;
|
||||
#endif
|
||||
break;
|
||||
case UC_RISCV_REG_F0: // "ft0"
|
||||
case UC_RISCV_REG_F1: // "ft1"
|
||||
case UC_RISCV_REG_F2: // "ft2"
|
||||
case UC_RISCV_REG_F3: // "ft3"
|
||||
case UC_RISCV_REG_F4: // "ft4"
|
||||
case UC_RISCV_REG_F5: // "ft5"
|
||||
case UC_RISCV_REG_F6: // "ft6"
|
||||
case UC_RISCV_REG_F7: // "ft7"
|
||||
case UC_RISCV_REG_F8: // "fs0"
|
||||
case UC_RISCV_REG_F9: // "fs1"
|
||||
case UC_RISCV_REG_F10: // "fa0"
|
||||
case UC_RISCV_REG_F11: // "fa1"
|
||||
case UC_RISCV_REG_F12: // "fa2"
|
||||
case UC_RISCV_REG_F13: // "fa3"
|
||||
case UC_RISCV_REG_F14: // "fa4"
|
||||
case UC_RISCV_REG_F15: // "fa5"
|
||||
case UC_RISCV_REG_F16: // "fa6"
|
||||
case UC_RISCV_REG_F17: // "fa7"
|
||||
case UC_RISCV_REG_F18: // "fs2"
|
||||
case UC_RISCV_REG_F19: // "fs3"
|
||||
case UC_RISCV_REG_F20: // "fs4"
|
||||
case UC_RISCV_REG_F21: // "fs5"
|
||||
case UC_RISCV_REG_F22: // "fs6"
|
||||
case UC_RISCV_REG_F23: // "fs7"
|
||||
case UC_RISCV_REG_F24: // "fs8"
|
||||
case UC_RISCV_REG_F25: // "fs9"
|
||||
case UC_RISCV_REG_F26: // "fs10"
|
||||
case UC_RISCV_REG_F27: // "fs11"
|
||||
case UC_RISCV_REG_F28: // "ft8"
|
||||
case UC_RISCV_REG_F29: // "ft9"
|
||||
case UC_RISCV_REG_F30: // "ft10"
|
||||
case UC_RISCV_REG_F31: // "ft11"
|
||||
#ifdef TARGET_RISCV64
|
||||
} else if (regid >= UC_RISCV_REG_F0 &&
|
||||
regid <= UC_RISCV_REG_F31) { // "ft0".."ft31"
|
||||
CHECK_REG_TYPE(uint64_t);
|
||||
env->fpr[regid - UC_RISCV_REG_F0] = *(uint64_t *)value;
|
||||
#else
|
||||
env->fpr[regid - UC_RISCV_REG_F0] = *(uint32_t *)value;
|
||||
#endif
|
||||
break;
|
||||
case UC_RISCV_REG_USTATUS:
|
||||
case UC_RISCV_REG_UIE:
|
||||
case UC_RISCV_REG_UTVEC:
|
||||
case UC_RISCV_REG_USCRATCH:
|
||||
case UC_RISCV_REG_UEPC:
|
||||
case UC_RISCV_REG_UCAUSE:
|
||||
case UC_RISCV_REG_UTVAL:
|
||||
case UC_RISCV_REG_UIP:
|
||||
case UC_RISCV_REG_FFLAGS:
|
||||
case UC_RISCV_REG_FRM:
|
||||
case UC_RISCV_REG_FCSR:
|
||||
case UC_RISCV_REG_CYCLE:
|
||||
case UC_RISCV_REG_TIME:
|
||||
case UC_RISCV_REG_INSTRET:
|
||||
case UC_RISCV_REG_HPMCOUNTER3:
|
||||
case UC_RISCV_REG_HPMCOUNTER4:
|
||||
case UC_RISCV_REG_HPMCOUNTER5:
|
||||
case UC_RISCV_REG_HPMCOUNTER6:
|
||||
case UC_RISCV_REG_HPMCOUNTER7:
|
||||
case UC_RISCV_REG_HPMCOUNTER8:
|
||||
case UC_RISCV_REG_HPMCOUNTER9:
|
||||
case UC_RISCV_REG_HPMCOUNTER10:
|
||||
case UC_RISCV_REG_HPMCOUNTER11:
|
||||
case UC_RISCV_REG_HPMCOUNTER12:
|
||||
case UC_RISCV_REG_HPMCOUNTER13:
|
||||
case UC_RISCV_REG_HPMCOUNTER14:
|
||||
case UC_RISCV_REG_HPMCOUNTER15:
|
||||
case UC_RISCV_REG_HPMCOUNTER16:
|
||||
case UC_RISCV_REG_HPMCOUNTER17:
|
||||
case UC_RISCV_REG_HPMCOUNTER18:
|
||||
case UC_RISCV_REG_HPMCOUNTER19:
|
||||
case UC_RISCV_REG_HPMCOUNTER20:
|
||||
case UC_RISCV_REG_HPMCOUNTER21:
|
||||
case UC_RISCV_REG_HPMCOUNTER22:
|
||||
case UC_RISCV_REG_HPMCOUNTER23:
|
||||
case UC_RISCV_REG_HPMCOUNTER24:
|
||||
case UC_RISCV_REG_HPMCOUNTER25:
|
||||
case UC_RISCV_REG_HPMCOUNTER26:
|
||||
case UC_RISCV_REG_HPMCOUNTER27:
|
||||
case UC_RISCV_REG_HPMCOUNTER28:
|
||||
case UC_RISCV_REG_HPMCOUNTER29:
|
||||
case UC_RISCV_REG_HPMCOUNTER30:
|
||||
case UC_RISCV_REG_HPMCOUNTER31:
|
||||
case UC_RISCV_REG_CYCLEH:
|
||||
case UC_RISCV_REG_TIMEH:
|
||||
case UC_RISCV_REG_INSTRETH:
|
||||
case UC_RISCV_REG_HPMCOUNTER3H:
|
||||
case UC_RISCV_REG_HPMCOUNTER4H:
|
||||
case UC_RISCV_REG_HPMCOUNTER5H:
|
||||
case UC_RISCV_REG_HPMCOUNTER6H:
|
||||
case UC_RISCV_REG_HPMCOUNTER7H:
|
||||
case UC_RISCV_REG_HPMCOUNTER8H:
|
||||
case UC_RISCV_REG_HPMCOUNTER9H:
|
||||
case UC_RISCV_REG_HPMCOUNTER10H:
|
||||
case UC_RISCV_REG_HPMCOUNTER11H:
|
||||
case UC_RISCV_REG_HPMCOUNTER12H:
|
||||
case UC_RISCV_REG_HPMCOUNTER13H:
|
||||
case UC_RISCV_REG_HPMCOUNTER14H:
|
||||
case UC_RISCV_REG_HPMCOUNTER15H:
|
||||
case UC_RISCV_REG_HPMCOUNTER16H:
|
||||
case UC_RISCV_REG_HPMCOUNTER17H:
|
||||
case UC_RISCV_REG_HPMCOUNTER18H:
|
||||
case UC_RISCV_REG_HPMCOUNTER19H:
|
||||
case UC_RISCV_REG_HPMCOUNTER20H:
|
||||
case UC_RISCV_REG_HPMCOUNTER21H:
|
||||
case UC_RISCV_REG_HPMCOUNTER22H:
|
||||
case UC_RISCV_REG_HPMCOUNTER23H:
|
||||
case UC_RISCV_REG_HPMCOUNTER24H:
|
||||
case UC_RISCV_REG_HPMCOUNTER25H:
|
||||
case UC_RISCV_REG_HPMCOUNTER26H:
|
||||
case UC_RISCV_REG_HPMCOUNTER27H:
|
||||
case UC_RISCV_REG_HPMCOUNTER28H:
|
||||
case UC_RISCV_REG_HPMCOUNTER29H:
|
||||
case UC_RISCV_REG_HPMCOUNTER30H:
|
||||
case UC_RISCV_REG_HPMCOUNTER31H:
|
||||
case UC_RISCV_REG_MCYCLE:
|
||||
case UC_RISCV_REG_MINSTRET:
|
||||
case UC_RISCV_REG_MCYCLEH:
|
||||
case UC_RISCV_REG_MINSTRETH:
|
||||
case UC_RISCV_REG_MVENDORID:
|
||||
case UC_RISCV_REG_MARCHID:
|
||||
case UC_RISCV_REG_MIMPID:
|
||||
case UC_RISCV_REG_MHARTID:
|
||||
case UC_RISCV_REG_MSTATUS:
|
||||
case UC_RISCV_REG_MISA:
|
||||
case UC_RISCV_REG_MEDELEG:
|
||||
case UC_RISCV_REG_MIDELEG:
|
||||
case UC_RISCV_REG_MIE:
|
||||
case UC_RISCV_REG_MTVEC:
|
||||
case UC_RISCV_REG_MCOUNTEREN:
|
||||
case UC_RISCV_REG_MSTATUSH:
|
||||
case UC_RISCV_REG_MUCOUNTEREN:
|
||||
case UC_RISCV_REG_MSCOUNTEREN:
|
||||
case UC_RISCV_REG_MHCOUNTEREN:
|
||||
case UC_RISCV_REG_MSCRATCH:
|
||||
case UC_RISCV_REG_MEPC:
|
||||
case UC_RISCV_REG_MCAUSE:
|
||||
case UC_RISCV_REG_MTVAL:
|
||||
case UC_RISCV_REG_MIP:
|
||||
case UC_RISCV_REG_MBADADDR:
|
||||
case UC_RISCV_REG_SSTATUS:
|
||||
case UC_RISCV_REG_SEDELEG:
|
||||
case UC_RISCV_REG_SIDELEG:
|
||||
case UC_RISCV_REG_SIE:
|
||||
case UC_RISCV_REG_STVEC:
|
||||
case UC_RISCV_REG_SCOUNTEREN:
|
||||
case UC_RISCV_REG_SSCRATCH:
|
||||
case UC_RISCV_REG_SEPC:
|
||||
case UC_RISCV_REG_SCAUSE:
|
||||
case UC_RISCV_REG_STVAL:
|
||||
case UC_RISCV_REG_SIP:
|
||||
case UC_RISCV_REG_SBADADDR:
|
||||
case UC_RISCV_REG_SPTBR:
|
||||
case UC_RISCV_REG_SATP:
|
||||
case UC_RISCV_REG_HSTATUS:
|
||||
case UC_RISCV_REG_HEDELEG:
|
||||
case UC_RISCV_REG_HIDELEG:
|
||||
case UC_RISCV_REG_HIE:
|
||||
case UC_RISCV_REG_HCOUNTEREN:
|
||||
case UC_RISCV_REG_HTVAL:
|
||||
case UC_RISCV_REG_HIP:
|
||||
case UC_RISCV_REG_HTINST:
|
||||
case UC_RISCV_REG_HGATP:
|
||||
case UC_RISCV_REG_HTIMEDELTA:
|
||||
case UC_RISCV_REG_HTIMEDELTAH: {
|
||||
} else if (regid >= UC_RISCV_REG_USTATUS &&
|
||||
regid < UC_RISCV_REG_USTATUS + csrno_count) {
|
||||
target_ulong val;
|
||||
int csrno = csrno_map[regid - UC_RISCV_REG_USTATUS];
|
||||
#ifdef TARGET_RISCV64
|
||||
CHECK_REG_TYPE(uint64_t);
|
||||
riscv_csrrw(env, csrno, &val, *(uint64_t *)value, -1);
|
||||
#else
|
||||
CHECK_REG_TYPE(uint32_t);
|
||||
riscv_csrrw(env, csrno, &val, *(uint32_t *)value, -1);
|
||||
#endif
|
||||
break;
|
||||
}
|
||||
default:
|
||||
break;
|
||||
} else {
|
||||
switch (regid) {
|
||||
default:
|
||||
break;
|
||||
case UC_RISCV_REG_PC:
|
||||
#ifdef TARGET_RISCV64
|
||||
CHECK_REG_TYPE(uint64_t);
|
||||
env->pc = *(uint64_t *)value;
|
||||
#else
|
||||
CHECK_REG_TYPE(uint32_t);
|
||||
env->pc = *(uint32_t *)value;
|
||||
#endif
|
||||
break;
|
||||
}
|
||||
}
|
||||
|
||||
return ret;
|
||||
}
|
||||
|
||||
int riscv_reg_read(struct uc_struct *uc, unsigned int *regs, void **vals,
|
||||
int count)
|
||||
int riscv_reg_read(struct uc_struct *uc, unsigned int *regs, void *const *vals,
|
||||
size_t *sizes, int count)
|
||||
{
|
||||
CPURISCVState *env = &(RISCV_CPU(uc->cpu)->env);
|
||||
int i;
|
||||
uc_err err;
|
||||
|
||||
for (i = 0; i < count; i++) {
|
||||
unsigned int regid = regs[i];
|
||||
void *value = vals[i];
|
||||
reg_read(env, regid, value);
|
||||
err = reg_read(env, regid, value, sizes ? sizes + i : NULL);
|
||||
if (err) {
|
||||
return err;
|
||||
}
|
||||
}
|
||||
|
||||
return 0;
|
||||
return UC_ERR_OK;
|
||||
}
|
||||
|
||||
int riscv_reg_write(struct uc_struct *uc, unsigned int *regs, void *const *vals,
|
||||
int count)
|
||||
int riscv_reg_write(struct uc_struct *uc, unsigned int *regs,
|
||||
const void *const *vals, size_t *sizes, int count)
|
||||
{
|
||||
CPURISCVState *env = &(RISCV_CPU(uc->cpu)->env);
|
||||
int i;
|
||||
uc_err err;
|
||||
|
||||
for (i = 0; i < count; i++) {
|
||||
unsigned int regid = regs[i];
|
||||
const void *value = vals[i];
|
||||
reg_write(env, regid, value);
|
||||
err = reg_write(env, regid, value, sizes ? sizes + i : NULL);
|
||||
if (err) {
|
||||
return err;
|
||||
}
|
||||
if (regid == UC_RISCV_REG_PC) {
|
||||
// force to quit execution and flush TB
|
||||
uc->quit_request = true;
|
||||
@@ -564,51 +214,59 @@ int riscv_reg_write(struct uc_struct *uc, unsigned int *regs, void *const *vals,
|
||||
}
|
||||
}
|
||||
|
||||
return 0;
|
||||
return UC_ERR_OK;
|
||||
}
|
||||
|
||||
DEFAULT_VISIBILITY
|
||||
#ifdef TARGET_RISCV32
|
||||
int riscv32_context_reg_read(struct uc_context *ctx, unsigned int *regs,
|
||||
void **vals, int count)
|
||||
void *const *vals, size_t *sizes, int count)
|
||||
#else
|
||||
/* TARGET_RISCV64 */
|
||||
int riscv64_context_reg_read(struct uc_context *ctx, unsigned int *regs,
|
||||
void **vals, int count)
|
||||
void *const *vals, size_t *sizes, int count)
|
||||
#endif
|
||||
{
|
||||
CPURISCVState *env = (CPURISCVState *)ctx->data;
|
||||
int i;
|
||||
uc_err err;
|
||||
|
||||
for (i = 0; i < count; i++) {
|
||||
unsigned int regid = regs[i];
|
||||
void *value = vals[i];
|
||||
reg_read(env, regid, value);
|
||||
err = reg_read(env, regid, value, sizes ? sizes + i : NULL);
|
||||
if (err) {
|
||||
return err;
|
||||
}
|
||||
}
|
||||
|
||||
return 0;
|
||||
return UC_ERR_OK;
|
||||
}
|
||||
|
||||
DEFAULT_VISIBILITY
|
||||
#ifdef TARGET_RISCV32
|
||||
int riscv32_context_reg_write(struct uc_context *ctx, unsigned int *regs,
|
||||
void *const *vals, int count)
|
||||
const void *const *vals, size_t *sizes, int count)
|
||||
#else
|
||||
/* TARGET_RISCV64 */
|
||||
int riscv64_context_reg_write(struct uc_context *ctx, unsigned int *regs,
|
||||
void *const *vals, int count)
|
||||
const void *const *vals, size_t *sizes, int count)
|
||||
#endif
|
||||
{
|
||||
CPURISCVState *env = (CPURISCVState *)ctx->data;
|
||||
int i;
|
||||
uc_err err;
|
||||
|
||||
for (i = 0; i < count; i++) {
|
||||
unsigned int regid = regs[i];
|
||||
const void *value = vals[i];
|
||||
reg_write(env, regid, value);
|
||||
err = reg_write(env, regid, value, sizes ? sizes + i : NULL);
|
||||
if (err) {
|
||||
return err;
|
||||
}
|
||||
}
|
||||
|
||||
return 0;
|
||||
return UC_ERR_OK;
|
||||
}
|
||||
|
||||
static bool riscv_stop_interrupt(struct uc_struct *uc, int intno)
|
||||
|
||||
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